Everyone knows doing the principle diagram of the PCB is designed into a real piece of PCB, please don’t look down upon this process, there are a lot of things on the principle of practicable in engineering has difficult to achieve, or something that someone can achieve them,but others can not, so it is not difficult to make a PCB, but make a good PCB Prototyp is not an easy thing.
Zwee grouss Schwieregkeeten am Beräich vun microelectronics ass déi héich Frequenz Signal an schwaach Signal Veraarbechtung, PCB Produktioun Niveau ass besonnesch wichteg an dëser Hisiicht hunn déi selwecht Prinzip Design, déi selwecht Komponenten, verschidde Leit gemaach PCB gëtt verschidde Resultater hunn, sou wéi ze maachen ? eng gutt PCB Verwaltungsrot Baséierend op eise virdrun Erfahrung, géifen mir eis Meenung iwwert de folgenden Aspekter ze diskutéieren wéi:
1. Roy Är Zieler
Scho Design Aufgab, muss éischt den Design Goaler kloer, ass eng gemeinsam PCB Verwaltungsrot , héich-Frequenz PCB , PCB kleng Signal Veraarbechtung oder ginn et esouwuel héich Frequenz an kleng Signal Veraarbechtung vun der PCB, wann et engem ass gemeinsam PCB , soulaang als raisonnabel Layout maachen a raumen, mechanesch Gréisst korrekt, Wann der opbauen Linn a laang Linn, vun engem bestëmmte Mëttelen gin gehandhabt gëtt, d'Laascht lighten, déi laang Linn vun den Dréi ze stäerken, ass de Schlëssel vun der laang Linn d'Reflexioun ze verhënneren. wann et méi wéi 40MHz Signal Linnen op der Verwaltungsrot sinn, sinn speziell Respekt fir dës Signal Linnen huet, wéi crosstalk.If Frequenz ass méi héich, méi Restriktiounen op d'Längt vun der wiring hunn, laut der Verdeelung Parameteren vun Reseau Theorie, déi Interaktioun tëscht héich Vitesse Parcours an hir Unhang entscheedend Faktor ass, kann de System net d'Verbesserung vun der Dier Iwwerdroungsvitesse zu design.With ignoréiert ginn, op Linn géint Erhéijung gëtt, wäert d'crosstalk tëscht bascht Signal Linnen ginn proportional zu der Erhéijung an, normalerweis héich-Vitesse vun der Circuit Muecht Konsum an Hëtzt dissipation ass ganz grouss, schéin genuch Opmierksamkeet Ursaach wann maachen High Tg PCB.
Wann Verwaltungsrot millivolt Niveau hunn och microvolt Niveau wou de schwaach Signal, wäert d'Signal allergréisste brauchen, ass kleng Signal ze schwaach, ganz vulnérabel ze aner staark Signal agemëscht, Mesuren shielding oft néideg ass, wäert soss immens der Signal-ze-Kaméidi reduzéieren ratio.So dass nëtzlech Signaler sinn duerch Kaméidi leien eraus an net effektiv ofgebaut ginn.
Op Comité kann net sinn déi Moossnam och während dem Design Phase an allem geholl ginn, der kierperlecher Lag vun Test Punkten, Test Punkt vun Isolatioun Facteure sollen ignoréiert, well e puer vun den klengen Signal an héich Frequenz Signal ass SUGGERÉIEREN net direkt Artikel ze moossen.
Zousätzlech ginn et aner Facteure mat, wéi de Layer vun Conseils, de Pak Form vun der Komponente an der mechanesch Kraaft vun der PCB Conseils boards.Before Mëtt spazéieren, sollt Dir eng Design Zil am Kapp hunn.
2. verstanen Viraussetzunge vun der Funktioun vun der Komponente am Layout benotzt
Wéi mir wëssen, et sinn e puer speziell Komponente am Layout hu speziell Uspréch, wéi Loti an APH benotzt Analog Signal amplifier, Analog Signal amplifier fir Muecht Noutwendegkeete fir glat, kleng ripple.The Simulatioun vun kleng Signal Deeler ewech Muecht huet soll devices.On der OTI Verwaltungsrot, ass de klenge Signal amplification Deel och speziell mat enger Mask shielding entworf der stray elektromagnéiteschen interference.GLINK Course am NTOI Verwaltungsrot ass de ECL Prozess, Muecht Konsum grouss Féiwer, fir de Problem vun Hëtzt dissipation benotzt ze Schëld gehaal ginn muss, wann de Layout speziell Contrepartie muss, wann der natierlech ofkillt, gëtt de GLINK Chip an Loft Flux no ass glat a vun der Hëtzt aus ass et net e groussen Impakt op aner chips.If ass eng Horn oder aner héich Muecht Apparat op Verwaltungsrot, et kann och grave Pollutioun vun der Muecht Ursaach et och genuch Opmierksamkeet bezuelen misst.
3. Dëst vun Komponent Layout
De Layout vun der Komponente éischt ee Faktor fir betruecht der Leeschtung ass, am Zesummenhang enk un der Verbindung vun Deeler zesumme wéi wäit wéi méiglech, virun allem fir eng héich Vitesse Linn, ass de Layout et esou kuerz wéi méiglech ze maachen Muecht Signal an kleng ze trennen Signal device.In d'Viraussetzung vun der Performance vun der Circuit Sëtzung, ass et och néideg d'Unuerdnung vun der Komponente fir, schéin, praktesch zu Test, déi mechanesch Gréisst vum Verwaltungsrot, der Positioun vun de Socket zu betruecht, etc.
Der Transmissioun Retard Zäit vun Filiatioun an interconnection am Héich-Vitesse System ass och déi éischt Faktor considéréiert ginn, wann de system.Signal op der Sendung Plange hat e groussen Afloss op de globale System Vitesse, virun allem fir Héich-Vitesse ECL Kreesleef obwuel héich Vitesse Spär integréiert Circuit selwer, mä als Resultat vun um Buedem mat gemeinsam interconnect (all 30 cm laang, iwwer de Retard vun den 2 NS) d'Erhéijung vun der Retard Zäit bréngen, kann de System Vitesse maachen immens reduzéiert ass. Wéi eng Verréckelung aschreiwen, Synchron- Konter dëser Synchroniséierung Deeler op déi selwecht Stéck Géigespiller schaffen, beschte well vun der anerer Transmissioun Retard Zäit vun der Auer Signal op de Verwaltungsrot net gläich ass, konnt bis eng Verréckelung aschreiwen produzéiere Feeler nodeems wann net op engem Risotto, wou Synchroniséierung de Schlëssel, aus ëffentlech Auer Quell un der Auer Linn verbonne ass muss an d'Längt vun der Verwaltungsrot selwecht ginn.
4. Dëst vun wiring
Mat dem Design vun OTNI a Stär opteschen Léngen Reseau, méi wéi 100MHz vum Signal Linn héich Vitesse wäert brauchen an Zukunft entworf ginn. E puer grondleeënd Konzepter vun héich Vitesse Linn wäert hei agefouert ginn.
Transmissioun Linn
All "laang" wéi sécher Passerelle op engem gedréckt Circuit Verwaltungsrotkann eng Transmissioun line.If der Transmissioun Retard vun der Linn considéréiert ginn ass vill méi kuerz wéi d'Signal klammen Zäit, d'Reflexiounen vum Besëtzer während dem Signal Lut ginn submerged.No méi schéngen overshoot, recoil an virginn, fir am Moment, Meeschter um Dag Circuit, well vun der Lut Zäit vun Linn Transmissioun Retard Zäit ass vill méi grouss, also et zu Meter laang a kee Signal distortion.And fir séier Logik Kreesleef kann, virun allem ultra-héich Vitesse ECL.
Am Fall vun integréiert Kreesleef, d'Längt vun der Spure vill fir verkierzt ginn mussen d'Integritéit vun der Signal wéinst séier Wäitschoss doud ze erhalen.
Et ginn zwou Méiglechkeeten der ze maachen Héich-Vitesse Circuit an enger relativ laanger Linn schaffen ouni sérieux cash fir d'rapid Réckgang an Wäitschoss TTL schottky Prêt benotzt ass clamping Method, maachen Impulsreferater dammen an e Prêt ginn ass manner wéi de Buedem Potential Drock Lëscht op den Niveau am Réck vun der Amplituden der recoil vun reduzéieren, déi méi lues ass de Rising Südsäit vun der overshoot erlaabt, mee et ass Niveau "H" an engem Zoustand vun relativ héich Wasserstoff impedance vun der Circuit (50 ~ 80 Ω) attenuation .In Zousätzlech, wéinst dem Niveau vum "H" Staat excellence, grouss recoil Problem net ganz staark ass, Apparat vun HCT Serie, wäert wann benotzt ginn schottky Prêt clamping an Serie Resistenz Säit der Method Verbindung, déi verbessert Effet méi kloer ze gesinn.
Wann et engem Fan aus laanscht d'Signal Linn ass, beschriwwen der TTL ugepaakt Method uewen ass am héichen bëssen Taux a séier Wäitschoss suivéiert speed.Because et reflektéierte Radiowelle an der Linn, wäert se éischter an der héich Taux Wierderbuch ze ginn, also Linn impedance passende method.In dës Manéier de Reflexiounen kontrolléiert haten et an der Integritéit vun der: dauernd schlëmmen cash vum Signal an Uerdnung ass Anti-Amëschen ability.Therefore, falender der Reflexioun Problem, eng aner Method ze léisen normalerweis am ECL System benotzt Signal ass garantéiert.